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“leyu乐鱼娱乐”用智能的调试与综合技术隔离FPGA设计中的错误
本文摘要:如果您的FPGA设计无法综合或者未能按预期在开发板上长时间工作,原因往往未知,要想要在数以千计的RTL和约束源文件中找到故障根源非常艰难,而且很多这些文件还有可能是其他设计人员撰写的。考虑到FPGA设计递归和运行时间的缩短,设计人员应当在设计流程的早期阶段就找到有可能不存在的诸多错误,并想方设法重点对设计在开发板上展开检验。 在特定条件下使用更加智能的技术来隔绝特定错误,寻找问题电路的源头并渐进式修缮错误,这很最重要。

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如果您的FPGA设计无法综合或者未能按预期在开发板上长时间工作,原因往往未知,要想要在数以千计的RTL和约束源文件中找到故障根源非常艰难,而且很多这些文件还有可能是其他设计人员撰写的。考虑到FPGA设计递归和运行时间的缩短,设计人员应当在设计流程的早期阶段就找到有可能不存在的诸多错误,并想方设法重点对设计在开发板上展开检验。  在特定条件下使用更加智能的技术来隔绝特定错误,寻找问题电路的源头并渐进式修缮错误,这很最重要。

为了节省时间,您可以对时钟、约束和模块级模块展开可行性设置检查以保证合乎设计规范,这样就不用在综合与布局布线(PR)时浪费大量时间。  Synopsys公司的SynplifyPremier和SynplifyProFPGA设计工具以及IdentifyRTLDebugger等产品能协助设计人员已完成上述工作。

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这些工具的特性使得设计人员能较慢隔绝错误,有效地延长运行时间,并增加开发板启动所需的递归次数。  准确寻找开发板上的问题  如果开发板经常出现显著的功能性错误,要增大查询问题根源的范围可能会非常艰难。为了展开设计调试,我们应该创立可选电路并保有某些节点,以便我们对设计运营时获得的数据展开观测、检查和分析。下面我们就想到如何用板级调试软件来查询错误。

  按下列四步法并利用RTL调试器,您能准确查询问题,并对信号和注目的条件取样,然后将仔细观察结果关联至完整RTL,从而将问题瞄准在RTL规范或约束设置范围内。  第一步:登录观测。在RTL中具体要监控哪些信号和条件。在此要声明您所感兴趣的观察点(要仔细观察的信号或节点)和断点(RTL掌控流程声明,如IF、THEN和CASE等)。

  第二步:通过观测建构设计。利用可选的监控电路即用作根据您的监控拒绝捕猎并给定调试数据的智能内部电路仿真器(IICE)对FPGA设计展开综合。  第三步:分析和调试。

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设计综合已完成之后,运营设计后用RTL调试器仔细观察数据。在开发板上运营测试时,观察点和断点联合启动时数据取样,使您能在您所注目的十分具体的条件下仔细观察并调试特定节点的电路的不道德。您可将仔细观察到的采行  样数据载入VCD文件并将其关联到RTL。

  第四步:渐进性修缮错误(incrementaLfix)。一旦寻找了错误所在,就可以通过分级、渐进式流程在RTL或约束中趋向地展开修缮。


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